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title: "让AI Agent造芯片"
date: 2026-10-28
description: "RSI-Chip是用Rust编写、面向AI Agent的开源EDA工具链与CPU验证平台，2026年10月创建，两周由一人完成29个crate，覆盖综合、仿真、形式验证、布局布线全流程，内置RV32I与i8086核及golden model差分验证，回归含15159个用例，自评尚不能流片。背景是EDA三巨头占七八成份额、2025年被限制对华出口。本文解读其工程方法及对银行芯片供应链与智能体的启示。"
tags: ["智能体","EDA","芯片","Rust","供应链安全","AI工程化","开源"]
schema_type: Article
references:
  - title: "RSI-Labs/RSI-Chip（GitHub 仓库，2026-10 起）"
    url: "https://github.com/RSI-Labs/RSI-Chip"
    source: "GitHub"
  - title: "RSI-Chip EDA Roadmap and Commercial Gap Review（仓库 roadmap.md，2026-10-15）"
    url: "https://github.com/RSI-Labs/RSI-Chip/blob/dev/roadmap.md"
    source: "RSI-Chip"
  - title: "The State of EDA: A View from Wall Street（SEMI/DAC，2026年7月）"
    url: "https://www.semi.org/sites/semi.org/files/2026-09/DAC%20presentation%20(July%202026)%207%20(1).pdf"
    source: "SEMI"
  - title: "EDA Market Primer（SemiAnalysis，2026-05-22）"
    url: "https://newsletter.semianalysis.com/p/eda-market-primer"
    source: "SemiAnalysis"
  - title: "CPU Program Execution and Validation Platform（RSI-Chip platform/README.md）"
    url: "https://github.com/RSI-Labs/RSI-Chip/blob/dev/platform/README.md"
    source: "RSI-Chip"
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# 让AI Agent造芯片

**2026 年 10 月 13 日，GitHub 上出现一个名为 RSI-Chip 的项目：它不是一颗芯片，而是一套用 Rust 编写、API 优先、专门为 AI Agent 设计的开源 EDA 工具链。**

**两周内，它由一位作者完成 29 个 crate，覆盖综合、仿真、形式验证、布局布线、静态时序、功耗分析和版图对比等芯片设计全流程。**

**它还内置 RV32I 和 i8086 两款处理器核，用独立 golden model 做差分验证，数据驱动回归包含 15159 个独立命名用例。**

**难得的是，项目自带一份诚实的商业差距审计，逐项对比 Cadence、Synopsys 并给出进度百分比，明确说明自己还不能流片。**

**在 EDA 三巨头约占七八成份额、且 2025 年被限制对华出口的背景下，这个项目同时触及芯片供应链安全和 AI Agent 改造硬核工程两条主线，值得银行认真看。**

## 一、它到底是什么

1. **不是芯片，是造芯片的工具**：RSI-Chip 的自我定位是 API-first、Rust-native 的 EDA 工具链，面向 Agent 驱动的数字、模拟和物理设计流程，每个领域独立可消费，eda-api 门面提供自动化偏好的一次调用接口。
2. **EDA 是什么**：电子设计自动化软件是工程师设计芯片的工具，从写硬件描述语言、仿真、验证，到综合成门电路、布局布线、时序签核，最终生成可交付工厂的版图数据。
3. **两条腿**：项目一是完整 EDA 工具链，二是 CPU 程序平台，后者用真实编译程序验证处理器设计是否正确。
4. **作者与组织**：RSI-Labs 是 2026 年 10 月 13 日成立的新组织，仅此一个仓库；提交几乎全部来自一位作者，其公开身份是 Hedgehog Lab 与 Hedgehog Computing Group 创始人。
5. **成熟度标记**：workspace 版本仍是 0.1.0，默认分支为 dev，多处 README 反复强调“还在建设中，不能描述为完整商业平台”，这种自我克制本身就是信号。

## 二、29 个 crate 的全流程版图

1. **前端与中间表示**：eda-hdl 提供内部前端，eda-slang 委托开源 slang 做 SystemVerilog 验证、预处理和 AST 序列化，eda-ir 承载统一中间表示。
2. **仿真**：eda-sim 是事件驱动数字仿真器，eda-ams 做模拟混合信号仿真，eda-waveform 处理波形，支持稀疏内存和 VCD 输出。
3. **验证**：eda-formal 提供 SAT、BMC、等价和 k 归纳检查，eda-assert 处理断言，eda-coverage 做覆盖率，eda-cdc 查时钟域交叉，eda-upf 处理低功耗，eda-dft 做可测性设计。
4. **实现**：eda-synth 综合，eda-pnr 布局布线，eda-cts 时钟树，eda-sta 静态时序，eda-sdf 与 eda-spef 处理延迟和寄生参数，eda-power 分析功耗，eda-lvs 做版图原理图对比，eda-eco 处理工程变更。
5. **接口与测试**：eda-api、eda-cli、eda-daemon 分别提供门面、命令行和守护进程，eda-tests 统一回归，形成“Agent 可调用、可自动化、可验证”的闭环。

## 三、CPU 平台：用真实程序验证处理器

1. **RV32I 核**：platform/rtl 包含多周期 RV32I 全核，支持外部指令数据总线、机器模式 CSR 和自陷状态，覆盖全部基础整数、访存、控制和算术指令。
2. **i8086 核**：同目录还有 20 位实模式 i8086 核，含前缀解码、ModRM 寻址、ALU、串操作、乘除、远调用返回、中断和 I/O，能运行 DOS 控制台程序。
3. **可执行镜像加载**：平台可加载 ELF32 RV32I 镜像，以及 DOS 的 .COM 和 MZ .EXE 镜像，通过独立 golden model 执行并捕获输出和退出状态。
4. **差分验证**：golden model 与 SystemVerilog RTL 逐项对照，RV32I 跑 64 个确定性随机差分种子，i8086 跑 32 个混合种子，任何不一致都暴露出来。
5. **逻辑等价检查**：处理器核的发布门包含 RTL 到映射网表的 LEC，确保综合前后逻辑等价，这是工业级芯片验证的关键环节。

## 四、核心工程哲学

1. **失败即关闭**：对不支持的语言构造和操作，工具明确报错，而不是静默降级或重新解析蒙混过关，这叫 fail-closed。
2. **差分而非自证**：不依赖单一实现自说自话，而是用独立 golden model、direct 与 bounded 两条路径交叉验证，用可复现基准说话。
3. **海量命名测试**：回归目标包含 15159 个独立命名用例，其中 3110 个是模拟混合信号电路用例，每个用例独立报告成败，而非几条宽泛断言。
4. **API 优先与守护进程**：所有能力优先以稳定 API 暴露，daemon 支持长期运行和自动化，天然适配 Agent 调用。
5. **诚实的能力边界**：roadmap 把每项能力按百分比标注，明确区分缺失、原型和不完整，拒绝把研究原型包装成生产工具。

## 五、它还不能做什么

1. **不能流片**：项目明确表示，它还不是 Cadence、Synopsys 级生产流程，不是认证 foundry 签核环境，也不是流片质量的实现系统。
2. **缺认证 PDK**：虽有类型化 PDK 清单，但没有任何晶圆厂认证其解释、来源和完整性，PDK 进度自评约 20%。
3. **缺 TCAD 与先进模型**：工艺和器件仿真为空白，缺先进紧凑模型、FastSPICE、签核级寄生提取。
4. **缺物理出口**：foundry 级 DRC/LVS、GDSII/OASIS 数据流、热与封装分析、仿真器、协议 VIP、内存修复和量产 ATE 均缺失或仅部分实现。
5. **进度参差**：SystemVerilog 前端和 UVM 自评高达 97%、98%，但 RTL 仿真约 54%，PDK 和 TCAD 大量在 0% 到 20%，说明“能解析”与“能造芯”之间仍有巨大鸿沟。

## 六、行业背景：被垄断、被武器化的 EDA

1. **高度集中**：SEMI 援引华尔街视角称，EDA 三巨头占行业收入约 90%，其中 Synopsys 与 Cadence 两家经典 EDA 约占 73%；其他口径下三巨头约占 75% 到 85%。
2. **头部规模**：SemiAnalysis 数据显示，2025 年 Synopsys 收入约 80 亿美元、Cadence 约 53 亿美元、Siemens EDA 约 22 亿美元，行业连续十多年正增长。
3. **结构性卡点**：EDA 被普遍视为半导体供应链的结构性咽喉，比芯片制造更隐蔽，没有它就无法完成现代芯片设计。
4. **被武器化**：2025 年，美国方面被报道指示三家 EDA 厂商停止对华销售，三巨头的市场地位因此被直接用作出口管制工具。
5. **开源的战略含义**：这正是开源、可审计 EDA 的价值所在——它为降低单一供应商集中度、提供可审查的设计能力提供了长期选项，尽管短期无法替代商业签核。

## 七、银行为什么要关注

1. **银行处处依赖芯片**：核心系统、HSM 加密机、银行卡芯片、ATM、移动支付和智能终端都运行在芯片上，芯片设计工具链的安全可控直接关系金融关键基础设施。
2. **EDA 是隐蔽的供应链风险**：银行评估芯片和硬件供应商时，往往关注制程和性能，却容易忽视其 EDA 工具链来源；EDA 断供或不可审计，会沿硬件链条传导为金融风险。
3. **Agent 造芯是能力边界的扩展**：从写软件到设计硬件，AI Agent 正在进入最硬核的工程领域，这与智能体流水线、开源芯片实践共同构成智能体工程化的前沿。
4. **工程方法可直接迁移**：RSI-Chip 的 fail-closed、golden model 差分、海量命名测试和 API 优先，对银行建设风控、信贷和反欺诈智能体同样适用。
5. **可审计性是共同诉求**：银行需要可解释、可复核、可追责的 AI，而“独立参考模型交叉验证、不支持即拒绝、全量留痕”正是把智能体关进制度笼子的工程实现。

## 八、从 RSI-Chip 学什么

1. **失败即关闭**：银行智能体对超出授权或无法确认的操作应明确拒绝并提示，严禁静默降级或猜测执行。
2. **双模型交叉验证**：借鉴 golden model 思路，用独立影子模型或规则引擎复核 AI 输出，特别是授信、定价和反洗钱等高风险决策。
3. **海量可追溯测试**：为银行智能体建立大量独立命名、可复现的测试用例，覆盖正常、边界和对抗场景，而非几条原则性检查。
4. **稳定 API 与最小授权**：能力以标准化、最小权限的 API 暴露，配合审计和守护机制，避免 Agent 获得不受控的系统访问。
5. **诚实标注能力边界**：对已上线、试点、规划中和做不到的能力如实披露，这是 AI 治理和客户信任的基础，也是监管检查的重点。

## 九、给银行的落地清单

1. 把硬件和芯片供应商的 EDA 工具链来源、可审计性纳入第三方风险评估。
2. 对 HSM、银行卡、终端等关键硬件建立供应链台账，关注设计工具的集中度与断供风险。
3. 为高风险 AI 智能体引入独立参考模型或规则引擎，做输出交叉验证。
4. 强制要求智能体对未授权和不支持操作失败即关闭，保留完整审计日志。
5. 建立大规模、可复现、独立命名的智能体测试库，覆盖边界与对抗用例。
6. 以最小权限、可撤销的标准 API 向 Agent 开放系统能力，避免共享长期凭证。
7. 明确区分已上线、试点和规划能力，向客户和监管如实说明。
8. 跟踪开源 EDA、开源芯片和 Agent 工程化进展，评估对金融基础设施的长期影响。
9. 评估对少数商业 EDA 和芯片 IP 的共同依赖，纳入集中度与业务连续性管理。
10. 培养懂硬件供应链、AI 工程和风险管理的复合型人才，避免只看应用不看底座。

## 结语

RSI-Chip 的意义，不在于它短期内能替代 Synopsys 或 Cadence——它自己已经把“不能流片”写得清清楚楚。它的价值在于两点。**在供应链层面，它展示了用 Rust 构建一套可审计、Agent 可调用的开源 EDA 的可能性，而 EDA 正是被三巨头垄断、被出口管制武器化的隐蔽咽喉；在工程层面，它把失败即关闭、golden model 差分、海量命名测试和 API 优先这些方法做到了极致，为所有高风险 AI Agent 提供了可迁移的范式。** 对银行而言，既不必夸大一个两周项目的成熟度，也不能忽视它指向的方向：金融服务的安全最终建立在芯片和设计工具链之上，而银行自己的智能体同样需要“不支持即拒绝、独立模型复核、每个动作可追溯”的工程纪律。看清这一点，银行才能在 AI 深入硬件、软件和业务全栈的时代，既享受自动化红利，又守住供应链安全和风险底线。

（口径说明：本文核心事实来自 RSI-Chip 仓库 README、roadmap.md、platform/README 及 GitHub API 元信息，EDA 市场份额来自 SEMI 援引华尔街视角、SemiAnalysis 等公开资料，不同口径下三巨头份额约 75%—90%，本文已标注区间。项目创建于 2026-10-13，默认分支 dev，workspace 版本 0.1.0，Cargo 声明 MIT；15159 个测试用例、29 个 crate、RV32I 与 i8086 核及自评进度百分比均以仓库材料为准。项目明确为研究原型、尚不能流片，PDK、TCAD、签核与物理流出口缺失。2025 年 EDA 被限制对华出口为公开报道。RSI 缩写官方未作解释，本文不做猜测。本文为行业与风险管理分析，不构成法律或投资建议。）